Blame - board/overo/common.c - platform/external/u-boot

blob: fc02d66d531fbc93b5dd02e23bcc403e8a6a7157 [file] [log] [blame]

Tom Rini	83d290c	2018-05-06 17:58:06 -0400	[diff] [blame]	1	// SPDX-License-Identifier: GPL-2.0+
Arun Bharadwaj	fe5d488	2015-04-28 16:55:29 -0700	[diff] [blame]	2	/*
				3	* Maintainer : Steve Sakoman <steve@sakoman.com>
				4	*
				5	* Derived from Beagle Board, 3430 SDP, and OMAP3EVM code by
				6	* Richard Woodruff <r-woodruff2@ti.com>
				7	* Syed Mohammed Khasim <khasim@ti.com>
				8	* Sunil Kumar <sunilsaini05@gmail.com>
				9	* Shashi Ranjan <shashiranjanmca05@gmail.com>
				10	*
				11	* (C) Copyright 2004-2008
				12	* Texas Instruments, <www.ti.com>
Arun Bharadwaj	fe5d488	2015-04-28 16:55:29 -0700	[diff] [blame]	13	*/
				14	#include <twl4030.h>
				15	#include <common.h>
				16	#include <asm/io.h>
				17	#include <asm/arch/mux.h>
				18	#include <asm/arch/sys_proto.h>
				19	#include <asm/gpio.h>
Simon Glass	c62db35	2017-05-31 19:47:48 -0600	[diff] [blame]	20	#include <asm/mach-types.h>
Arun Bharadwaj	fe5d488	2015-04-28 16:55:29 -0700	[diff] [blame]	21
				22	DECLARE_GLOBAL_DATA_PTR;
				23
				24	#define TWL4030_I2C_BUS 0
				25
				26	/*
				27	* Routine: board_init
				28	* Description: Early hardware init.
				29	*/
				30	int board_init(void)
				31	{
				32	gpmc_init(); /* in SRAM or SDRAM, finish GPMC */
				33	/* board id for Linux */
				34	gd->bd->bi_arch_number = MACH_TYPE_OVERO;
				35	/* boot param addr */
				36	gd->bd->bi_boot_params = (OMAP34XX_SDRC_CS0 + 0x100);
				37
				38	return 0;
				39	}
				40
				41	#define MUX_OVERO() \
				42	/SDRC/\
				43	MUX_VAL(CP(SDRC_D0), (IEN \| PTD \| DIS \| M0)) /SDRC_D0/\
				44	MUX_VAL(CP(SDRC_D1), (IEN \| PTD \| DIS \| M0)) /SDRC_D1/\
				45	MUX_VAL(CP(SDRC_D2), (IEN \| PTD \| DIS \| M0)) /SDRC_D2/\
				46	MUX_VAL(CP(SDRC_D3), (IEN \| PTD \| DIS \| M0)) /SDRC_D3/\
				47	MUX_VAL(CP(SDRC_D4), (IEN \| PTD \| DIS \| M0)) /SDRC_D4/\
				48	MUX_VAL(CP(SDRC_D5), (IEN \| PTD \| DIS \| M0)) /SDRC_D5/\
				49	MUX_VAL(CP(SDRC_D6), (IEN \| PTD \| DIS \| M0)) /SDRC_D6/\
				50	MUX_VAL(CP(SDRC_D7), (IEN \| PTD \| DIS \| M0)) /SDRC_D7/\
				51	MUX_VAL(CP(SDRC_D8), (IEN \| PTD \| DIS \| M0)) /SDRC_D8/\
				52	MUX_VAL(CP(SDRC_D9), (IEN \| PTD \| DIS \| M0)) /SDRC_D9/\
				53	MUX_VAL(CP(SDRC_D10), (IEN \| PTD \| DIS \| M0)) /SDRC_D10/\
				54	MUX_VAL(CP(SDRC_D11), (IEN \| PTD \| DIS \| M0)) /SDRC_D11/\
				55	MUX_VAL(CP(SDRC_D12), (IEN \| PTD \| DIS \| M0)) /SDRC_D12/\
				56	MUX_VAL(CP(SDRC_D13), (IEN \| PTD \| DIS \| M0)) /SDRC_D13/\
				57	MUX_VAL(CP(SDRC_D14), (IEN \| PTD \| DIS \| M0)) /SDRC_D14/\
				58	MUX_VAL(CP(SDRC_D15), (IEN \| PTD \| DIS \| M0)) /SDRC_D15/\
				59	MUX_VAL(CP(SDRC_D16), (IEN \| PTD \| DIS \| M0)) /SDRC_D16/\
				60	MUX_VAL(CP(SDRC_D17), (IEN \| PTD \| DIS \| M0)) /SDRC_D17/\
				61	MUX_VAL(CP(SDRC_D18), (IEN \| PTD \| DIS \| M0)) /SDRC_D18/\
				62	MUX_VAL(CP(SDRC_D19), (IEN \| PTD \| DIS \| M0)) /SDRC_D19/\
				63	MUX_VAL(CP(SDRC_D20), (IEN \| PTD \| DIS \| M0)) /SDRC_D20/\
				64	MUX_VAL(CP(SDRC_D21), (IEN \| PTD \| DIS \| M0)) /SDRC_D21/\
				65	MUX_VAL(CP(SDRC_D22), (IEN \| PTD \| DIS \| M0)) /SDRC_D22/\
				66	MUX_VAL(CP(SDRC_D23), (IEN \| PTD \| DIS \| M0)) /SDRC_D23/\
				67	MUX_VAL(CP(SDRC_D24), (IEN \| PTD \| DIS \| M0)) /SDRC_D24/\
				68	MUX_VAL(CP(SDRC_D25), (IEN \| PTD \| DIS \| M0)) /SDRC_D25/\
				69	MUX_VAL(CP(SDRC_D26), (IEN \| PTD \| DIS \| M0)) /SDRC_D26/\
				70	MUX_VAL(CP(SDRC_D27), (IEN \| PTD \| DIS \| M0)) /SDRC_D27/\
				71	MUX_VAL(CP(SDRC_D28), (IEN \| PTD \| DIS \| M0)) /SDRC_D28/\
				72	MUX_VAL(CP(SDRC_D29), (IEN \| PTD \| DIS \| M0)) /SDRC_D29/\
				73	MUX_VAL(CP(SDRC_D30), (IEN \| PTD \| DIS \| M0)) /SDRC_D30/\
				74	MUX_VAL(CP(SDRC_D31), (IEN \| PTD \| DIS \| M0)) /SDRC_D31/\
				75	MUX_VAL(CP(SDRC_CLK), (IEN \| PTD \| DIS \| M0)) /SDRC_CLK/\
				76	MUX_VAL(CP(SDRC_DQS0), (IEN \| PTD \| DIS \| M0)) /SDRC_DQS0/\
				77	MUX_VAL(CP(SDRC_DQS1), (IEN \| PTD \| DIS \| M0)) /SDRC_DQS1/\
				78	MUX_VAL(CP(SDRC_DQS2), (IEN \| PTD \| DIS \| M0)) /SDRC_DQS2/\
				79	MUX_VAL(CP(SDRC_DQS3), (IEN \| PTD \| DIS \| M0)) /SDRC_DQS3/\
				80	/GPMC/\
				81	MUX_VAL(CP(GPMC_A1), (IDIS \| PTU \| EN \| M0)) /GPMC_A1/\
				82	MUX_VAL(CP(GPMC_A2), (IDIS \| PTU \| EN \| M0)) /GPMC_A2/\
				83	MUX_VAL(CP(GPMC_A3), (IDIS \| PTU \| EN \| M0)) /GPMC_A3/\
				84	MUX_VAL(CP(GPMC_A4), (IDIS \| PTU \| EN \| M0)) /GPMC_A4/\
				85	MUX_VAL(CP(GPMC_A5), (IDIS \| PTU \| EN \| M0)) /GPMC_A5/\
				86	MUX_VAL(CP(GPMC_A6), (IDIS \| PTU \| EN \| M0)) /GPMC_A6/\
				87	MUX_VAL(CP(GPMC_A7), (IDIS \| PTU \| EN \| M0)) /GPMC_A7/\
				88	MUX_VAL(CP(GPMC_A8), (IDIS \| PTU \| EN \| M0)) /GPMC_A8/\
				89	MUX_VAL(CP(GPMC_A9), (IDIS \| PTU \| EN \| M0)) /GPMC_A9/\
				90	MUX_VAL(CP(GPMC_A10), (IDIS \| PTU \| EN \| M0)) /GPMC_A10/\
				91	MUX_VAL(CP(GPMC_D0), (IEN \| PTU \| EN \| M0)) /GPMC_D0/\
				92	MUX_VAL(CP(GPMC_D1), (IEN \| PTU \| EN \| M0)) /GPMC_D1/\
				93	MUX_VAL(CP(GPMC_D2), (IEN \| PTU \| EN \| M0)) /GPMC_D2/\
				94	MUX_VAL(CP(GPMC_D3), (IEN \| PTU \| EN \| M0)) /GPMC_D3/\
				95	MUX_VAL(CP(GPMC_D4), (IEN \| PTU \| EN \| M0)) /GPMC_D4/\
				96	MUX_VAL(CP(GPMC_D5), (IEN \| PTU \| EN \| M0)) /GPMC_D5/\
				97	MUX_VAL(CP(GPMC_D6), (IEN \| PTU \| EN \| M0)) /GPMC_D6/\
				98	MUX_VAL(CP(GPMC_D7), (IEN \| PTU \| EN \| M0)) /GPMC_D7/\
				99	MUX_VAL(CP(GPMC_D8), (IEN \| PTU \| EN \| M0)) /GPMC_D8/\
				100	MUX_VAL(CP(GPMC_D9), (IEN \| PTU \| EN \| M0)) /GPMC_D9/\
				101	MUX_VAL(CP(GPMC_D10), (IEN \| PTU \| EN \| M0)) /GPMC_D10/\
				102	MUX_VAL(CP(GPMC_D11), (IEN \| PTU \| EN \| M0)) /GPMC_D11/\
				103	MUX_VAL(CP(GPMC_D12), (IEN \| PTU \| EN \| M0)) /GPMC_D12/\
				104	MUX_VAL(CP(GPMC_D13), (IEN \| PTU \| EN \| M0)) /GPMC_D13/\
				105	MUX_VAL(CP(GPMC_D14), (IEN \| PTU \| EN \| M0)) /GPMC_D14/\
				106	MUX_VAL(CP(GPMC_D15), (IEN \| PTU \| EN \| M0)) /GPMC_D15/\
				107	MUX_VAL(CP(GPMC_NCS0), (IDIS \| PTU \| EN \| M0)) /GPMC_nCS0/\
				108	MUX_VAL(CP(GPMC_NCS2), (IDIS \| PTU \| EN \| M0)) /GPMC_nCS2/\
				109	MUX_VAL(CP(GPMC_NCS3), (IEN \| PTU \| EN \| M4)) /GPIO_54/\
				110	/* - MMC1_WP*/\
				111	MUX_VAL(CP(GPMC_NCS7), (IEN \| PTU \| EN \| M0)) /GPMC_nCS7/\
				112	MUX_VAL(CP(GPMC_NBE1), (IEN \| PTD \| DIS \| M0)) /GPMC_nCS3/\
				113	MUX_VAL(CP(GPMC_CLK), (IEN \| PTU \| EN \| M0)) /GPMC_CLK/\
				114	MUX_VAL(CP(GPMC_NADV_ALE), (IDIS \| PTD \| DIS \| M0)) /GPMC_nADV_ALE/\
				115	MUX_VAL(CP(GPMC_NOE), (IDIS \| PTD \| DIS \| M0)) /GPMC_nOE/\
				116	MUX_VAL(CP(GPMC_NWE), (IDIS \| PTD \| DIS \| M0)) /GPMC_nWE/\
				117	MUX_VAL(CP(GPMC_NBE0_CLE), (IDIS \| PTD \| DIS \| M0)) /GPMC_nBE0_CLE/\
				118	MUX_VAL(CP(GPMC_NWP), (IEN \| PTD \| DIS \| M0)) /GPMC_nWP/\
				119	MUX_VAL(CP(GPMC_WAIT0), (IEN \| PTU \| EN \| M0)) /GPMC_WAIT0/\
				120	/CAMERA/\
				121	MUX_VAL(CP(CAM_HS), (IEN \| PTU \| DIS \| M0)) /CAM_HS /\
				122	MUX_VAL(CP(CAM_VS), (IEN \| PTU \| DIS \| M0)) /CAM_VS /\
				123	MUX_VAL(CP(CAM_XCLKA), (IDIS \| PTD \| DIS \| M0)) /CAM_XCLKA/\
				124	MUX_VAL(CP(CAM_PCLK), (IEN \| PTU \| DIS \| M0)) /CAM_PCLK/\
				125	MUX_VAL(CP(CAM_D0), (IEN \| PTD \| DIS \| M0)) /CAM_D0/\
				126	MUX_VAL(CP(CAM_D1), (IEN \| PTD \| DIS \| M0)) /CAM_D1/\
				127	MUX_VAL(CP(CAM_D2), (IEN \| PTD \| DIS \| M0)) /CAM_D2/\
				128	MUX_VAL(CP(CAM_D3), (IEN \| PTD \| DIS \| M0)) /CAM_D3/\
				129	MUX_VAL(CP(CAM_D4), (IEN \| PTD \| DIS \| M0)) /CAM_D4/\
				130	MUX_VAL(CP(CAM_D5), (IEN \| PTD \| DIS \| M0)) /CAM_D5/\
				131	MUX_VAL(CP(CAM_D6), (IEN \| PTD \| DIS \| M0)) /CAM_D6/\
				132	MUX_VAL(CP(CAM_D7), (IEN \| PTD \| DIS \| M0)) /CAM_D7/\
				133	MUX_VAL(CP(CAM_D8), (IEN \| PTD \| DIS \| M0)) /CAM_D8/\
				134	MUX_VAL(CP(CAM_D9), (IEN \| PTD \| DIS \| M0)) /CAM_D9/\
				135	MUX_VAL(CP(CAM_D10), (IEN \| PTD \| DIS \| M0)) /CAM_D10/\
				136	MUX_VAL(CP(CAM_D11), (IEN \| PTD \| DIS \| M0)) /CAM_D11/\
				137	MUX_VAL(CP(CSI2_DX0), (IEN \| PTD \| EN \| M4)) /GPIO_112/\
				138	MUX_VAL(CP(CSI2_DY0), (IEN \| PTD \| EN \| M4)) /GPIO_113/\
				139	MUX_VAL(CP(CSI2_DY1), (IEN \| PTD \| EN \| M4)) /GPIO_115/\
				140	/Audio Interface /\
				141	MUX_VAL(CP(MCBSP2_FSX), (IEN \| PTD \| DIS \| M0)) /McBSP2_FSX/\
				142	MUX_VAL(CP(MCBSP2_CLKX), (IEN \| PTD \| DIS \| M0)) /McBSP2_CLKX/\
				143	MUX_VAL(CP(MCBSP2_DR), (IEN \| PTD \| DIS \| M0)) /McBSP2_DR/\
				144	MUX_VAL(CP(MCBSP2_DX), (IDIS \| PTD \| DIS \| M0)) /McBSP2_DX/\
				145	/Expansion card /\
				146	MUX_VAL(CP(MMC1_CLK), (IEN \| PTU \| EN \| M0)) /MMC1_CLK/\
				147	MUX_VAL(CP(MMC1_CMD), (IEN \| PTU \| EN \| M0)) /MMC1_CMD/\
				148	MUX_VAL(CP(MMC1_DAT0), (IEN \| PTU \| EN \| M0)) /MMC1_DAT0/\
				149	MUX_VAL(CP(MMC1_DAT1), (IEN \| PTU \| EN \| M0)) /MMC1_DAT1/\
				150	MUX_VAL(CP(MMC1_DAT2), (IEN \| PTU \| EN \| M0)) /MMC1_DAT2/\
				151	MUX_VAL(CP(MMC1_DAT3), (IEN \| PTU \| EN \| M0)) /MMC1_DAT3/\
				152	MUX_VAL(CP(MMC1_DAT4), (IEN \| PTU \| EN \| M0)) /MMC1_DAT4/\
				153	MUX_VAL(CP(MMC1_DAT5), (IEN \| PTU \| EN \| M0)) /MMC1_DAT5/\
				154	MUX_VAL(CP(MMC1_DAT6), (IEN \| PTU \| EN \| M0)) /MMC1_DAT6/\
				155	MUX_VAL(CP(MMC1_DAT7), (IEN \| PTU \| EN \| M0)) /MMC1_DAT7/\
				156	/Wireless LAN /\
				157	MUX_VAL(CP(MMC2_CLK), (IEN \| PTU \| EN \| M4)) /GPIO_130/\
				158	MUX_VAL(CP(MMC2_CMD), (IEN \| PTU \| EN \| M0)) /MMC2_CMD/\
				159	MUX_VAL(CP(MMC2_DAT0), (IEN \| PTU \| EN \| M0)) /MMC2_DAT0/\
				160	MUX_VAL(CP(MMC2_DAT1), (IEN \| PTU \| EN \| M0)) /MMC2_DAT1/\
				161	MUX_VAL(CP(MMC2_DAT2), (IEN \| PTU \| EN \| M0)) /MMC2_DAT2/\
				162	MUX_VAL(CP(MMC2_DAT3), (IEN \| PTU \| EN \| M0)) /MMC2_DAT3/\
				163	MUX_VAL(CP(MMC2_DAT4), (IEN \| PTU \| EN \| M1)) /MMC2_DIR_DAT0/\
				164	MUX_VAL(CP(MMC2_DAT5), (IEN \| PTU \| EN \| M1)) /MMC2_DIR_DAT1/\
				165	MUX_VAL(CP(MMC2_DAT6), (IEN \| PTU \| EN \| M1)) /MMC2_DIR_CMD/\
				166	MUX_VAL(CP(MMC2_DAT7), (IEN \| PTU \| EN \| M4)) /GPIO_139/\
				167	/Bluetooth/\
				168	MUX_VAL(CP(MCBSP3_DX), (IEN \| PTD \| DIS \| M1)) /UART2_CTS/\
				169	MUX_VAL(CP(MCBSP3_DR), (IDIS \| PTD \| DIS \| M1)) /UART2_RTS/\
				170	MUX_VAL(CP(MCBSP3_CLKX), (IDIS \| PTD \| DIS \| M1)) /UART2_TX/\
				171	MUX_VAL(CP(MCBSP3_FSX), (IEN \| PTD \| DIS \| M1)) /UART2_RX/\
				172	MUX_VAL(CP(UART1_RTS), (IEN \| PTU \| DIS \| M4)) /GPIO_149/ \
				173	MUX_VAL(CP(MCBSP4_CLKX), (IEN \| PTD \| DIS \| M0)) /McBSP4_CLKX/\
				174	MUX_VAL(CP(MCBSP4_DR), (IEN \| PTD \| DIS \| M0)) /McBSP4_DR/\
				175	MUX_VAL(CP(MCBSP4_DX), (IEN \| PTD \| DIS \| M0)) /McBSP4_DX/\
				176	MUX_VAL(CP(MCBSP4_FSX), (IEN \| PTD \| DIS \| M0)) /McBSP4_FSX/\
				177	MUX_VAL(CP(MCBSP1_CLKR), (IEN \| PTD \| DIS \| M0)) /McBSP1_CLKR/\
				178	MUX_VAL(CP(MCBSP1_FSR), (IEN \| PTD \| DIS \| M0)) /McBSP1_FSR/\
				179	MUX_VAL(CP(MCBSP1_DX), (IEN \| PTD \| DIS \| M0)) /McBSP1_DX/\
				180	MUX_VAL(CP(MCBSP1_DR), (IEN \| PTD \| DIS \| M0)) /McBSP1_DR/\
				181	MUX_VAL(CP(MCBSP_CLKS), (IEN \| PTU \| DIS \| M0)) /McBSP_CLKS/\
				182	MUX_VAL(CP(MCBSP1_FSX), (IEN \| PTD \| DIS \| M0)) /McBSP1_FSX/\
				183	MUX_VAL(CP(MCBSP1_CLKX), (IEN \| PTD \| DIS \| M0)) /McBSP1_CLKX/\
				184	/Serial Interface/\
				185	MUX_VAL(CP(UART3_RTS_SD), (IEN \| PTU \| EN \| M4)) /GPIO_164 W2W_/\
				186	/* BT_NRESET*/\
				187	MUX_VAL(CP(UART3_RX_IRRX), (IEN \| PTU \| EN \| M0)) /UART3_RX_IRRX/\
				188	MUX_VAL(CP(UART3_TX_IRTX), (IDIS \| PTD \| DIS \| M0)) /UART3_TX_IRTX/\
				189	MUX_VAL(CP(HSUSB0_CLK), (IEN \| PTD \| DIS \| M0)) /HSUSB0_CLK/\
				190	MUX_VAL(CP(HSUSB0_STP), (IDIS \| PTU \| EN \| M0)) /HSUSB0_STP/\
				191	MUX_VAL(CP(HSUSB0_DIR), (IEN \| PTD \| DIS \| M0)) /HSUSB0_DIR/\
				192	MUX_VAL(CP(HSUSB0_NXT), (IEN \| PTD \| DIS \| M0)) /HSUSB0_NXT/\
				193	MUX_VAL(CP(HSUSB0_DATA0), (IEN \| PTD \| DIS \| M0)) /HSUSB0_DATA0/\
				194	MUX_VAL(CP(HSUSB0_DATA1), (IEN \| PTD \| DIS \| M0)) /HSUSB0_DATA1/\
				195	MUX_VAL(CP(HSUSB0_DATA2), (IEN \| PTD \| DIS \| M0)) /HSUSB0_DATA2/\
				196	MUX_VAL(CP(HSUSB0_DATA3), (IEN \| PTD \| DIS \| M0)) /HSUSB0_DATA3/\
				197	MUX_VAL(CP(HSUSB0_DATA4), (IEN \| PTD \| DIS \| M0)) /HSUSB0_DATA4/\
				198	MUX_VAL(CP(HSUSB0_DATA5), (IEN \| PTD \| DIS \| M0)) /HSUSB0_DATA5/\
				199	MUX_VAL(CP(HSUSB0_DATA6), (IEN \| PTD \| DIS \| M0)) /HSUSB0_DATA6/\
				200	MUX_VAL(CP(HSUSB0_DATA7), (IEN \| PTD \| DIS \| M0)) /HSUSB0_DATA7/\
				201	MUX_VAL(CP(I2C1_SCL), (IEN \| PTU \| EN \| M0)) /I2C1_SCL/\
				202	MUX_VAL(CP(I2C1_SDA), (IEN \| PTU \| EN \| M0)) /I2C1_SDA/\
				203	MUX_VAL(CP(I2C2_SCL), (IEN \| PTU \| EN \| M4)) /GPIO_168/\
				204	/* - USBH_CPEN*/\
				205	MUX_VAL(CP(I2C2_SDA), (IEN \| PTU \| EN \| M4)) /GPIO_183/\
				206	/* - USBH_RESET*/\
				207	MUX_VAL(CP(I2C3_SCL), (IEN \| PTU \| EN \| M0)) /I2C3_SCL/\
				208	MUX_VAL(CP(I2C3_SDA), (IEN \| PTU \| EN \| M0)) /I2C3_SDA/\
				209	MUX_VAL(CP(I2C4_SCL), (IEN \| PTU \| EN \| M0)) /I2C4_SCL/\
				210	MUX_VAL(CP(I2C4_SDA), (IEN \| PTU \| EN \| M0)) /I2C4_SDA/\
				211	MUX_VAL(CP(MCSPI1_CS3), (IEN \| PTD \| DIS \| M3)) /HSUSB2_DATA2/\
				212	MUX_VAL(CP(MCSPI2_CLK), (IEN \| PTD \| DIS \| M3)) /HSUSB2_DATA7/\
				213	MUX_VAL(CP(MCSPI2_SIMO), (IEN \| PTD \| DIS \| M3)) /HSUSB2_DATA4/\
				214	MUX_VAL(CP(MCSPI2_SOMI), (IEN \| PTD \| DIS \| M3)) /HSUSB2_DATA5/\
				215	MUX_VAL(CP(MCSPI2_CS0), (IEN \| PTD \| DIS \| M3)) /HSUSB2_DATA6/\
				216	MUX_VAL(CP(MCSPI2_CS1), (IEN \| PTD \| DIS \| M3)) /HSUSB2_DATA3/\
				217	/Control and debug /\
				218	MUX_VAL(CP(SYS_32K), (IEN \| PTD \| DIS \| M0)) /SYS_32K/\
				219	MUX_VAL(CP(SYS_CLKREQ), (IEN \| PTD \| DIS \| M0)) /SYS_CLKREQ/\
				220	MUX_VAL(CP(SYS_NIRQ), (IEN \| PTU \| EN \| M0)) /SYS_nIRQ/\
				221	MUX_VAL(CP(SYS_BOOT0), (IEN \| PTD \| DIS \| M4)) /GPIO_2/\
				222	MUX_VAL(CP(SYS_BOOT1), (IEN \| PTD \| DIS \| M4)) /GPIO_3 /\
				223	MUX_VAL(CP(SYS_BOOT2), (IEN \| PTD \| DIS \| M4)) /GPIO_4 - MMC1_WP/\
				224	MUX_VAL(CP(SYS_BOOT3), (IEN \| PTD \| DIS \| M4)) /GPIO_5/\
				225	MUX_VAL(CP(SYS_BOOT4), (IEN \| PTD \| DIS \| M4)) /GPIO_6/\
				226	MUX_VAL(CP(SYS_BOOT5), (IEN \| PTD \| DIS \| M4)) /GPIO_7/\
				227	MUX_VAL(CP(SYS_BOOT6), (IDIS \| PTD \| DIS \| M4)) /GPIO_8/\
				228	MUX_VAL(CP(SYS_OFF_MODE), (IEN \| PTD \| DIS \| M0)) /SYS_OFF_MODE/\
				229	MUX_VAL(CP(ETK_D1_ES2), (IEN \| PTD \| EN \| M4)) /GPIO_15 - X_GATE/\
				230	MUX_VAL(CP(ETK_D2_ES2), (IEN \| PTU \| EN \| M4)) /GPIO_16/\
				231	/* - W2W_NRESET*/\
				232	MUX_VAL(CP(ETK_D10_ES2), (IDIS \| PTD \| DIS \| M3)) /HSUSB2_CLK/\
				233	MUX_VAL(CP(ETK_D11_ES2), (IDIS \| PTD \| DIS \| M3)) /HSUSB2_STP/\
				234	MUX_VAL(CP(ETK_D12_ES2), (IEN \| PTD \| DIS \| M3)) /HSUSB2_DIR/\
				235	MUX_VAL(CP(ETK_D13_ES2), (IEN \| PTD \| DIS \| M3)) /HSUSB2_NXT/\
				236	MUX_VAL(CP(ETK_D14_ES2), (IEN \| PTD \| DIS \| M3)) /HSUSB2_DATA0/\
				237	MUX_VAL(CP(ETK_D15_ES2), (IEN \| PTD \| DIS \| M3)) /HSUSB2_DATA1/\
				238	/* die to die */\
				239	MUX_VAL(CP(D2D_MCAD1), (IEN \| PTD \| EN \| M0)) /d2d_mcad1/\
				240	MUX_VAL(CP(D2D_MCAD2), (IEN \| PTD \| EN \| M0)) /d2d_mcad2/\
				241	MUX_VAL(CP(D2D_MCAD3), (IEN \| PTD \| EN \| M0)) /d2d_mcad3/\
				242	MUX_VAL(CP(D2D_MCAD4), (IEN \| PTD \| EN \| M0)) /d2d_mcad4/\
				243	MUX_VAL(CP(D2D_MCAD5), (IEN \| PTD \| EN \| M0)) /d2d_mcad5/\
				244	MUX_VAL(CP(D2D_MCAD6), (IEN \| PTD \| EN \| M0)) /d2d_mcad6/\
				245	MUX_VAL(CP(D2D_MCAD7), (IEN \| PTD \| EN \| M0)) /d2d_mcad7/\
				246	MUX_VAL(CP(D2D_MCAD8), (IEN \| PTD \| EN \| M0)) /d2d_mcad8/\
				247	MUX_VAL(CP(D2D_MCAD9), (IEN \| PTD \| EN \| M0)) /d2d_mcad9/\
				248	MUX_VAL(CP(D2D_MCAD10), (IEN \| PTD \| EN \| M0)) /d2d_mcad10/\
				249	MUX_VAL(CP(D2D_MCAD11), (IEN \| PTD \| EN \| M0)) /d2d_mcad11/\
				250	MUX_VAL(CP(D2D_MCAD12), (IEN \| PTD \| EN \| M0)) /d2d_mcad12/\
				251	MUX_VAL(CP(D2D_MCAD13), (IEN \| PTD \| EN \| M0)) /d2d_mcad13/\
				252	MUX_VAL(CP(D2D_MCAD14), (IEN \| PTD \| EN \| M0)) /d2d_mcad14/\
				253	MUX_VAL(CP(D2D_MCAD15), (IEN \| PTD \| EN \| M0)) /d2d_mcad15/\
				254	MUX_VAL(CP(D2D_MCAD16), (IEN \| PTD \| EN \| M0)) /d2d_mcad16/\
				255	MUX_VAL(CP(D2D_MCAD17), (IEN \| PTD \| EN \| M0)) /d2d_mcad17/\
				256	MUX_VAL(CP(D2D_MCAD18), (IEN \| PTD \| EN \| M0)) /d2d_mcad18/\
				257	MUX_VAL(CP(D2D_MCAD19), (IEN \| PTD \| EN \| M0)) /d2d_mcad19/\
				258	MUX_VAL(CP(D2D_MCAD20), (IEN \| PTD \| EN \| M0)) /d2d_mcad20/\
				259	MUX_VAL(CP(D2D_MCAD21), (IEN \| PTD \| EN \| M0)) /d2d_mcad21/\
				260	MUX_VAL(CP(D2D_MCAD22), (IEN \| PTD \| EN \| M0)) /d2d_mcad22/\
				261	MUX_VAL(CP(D2D_MCAD23), (IEN \| PTD \| EN \| M0)) /d2d_mcad23/\
				262	MUX_VAL(CP(D2D_MCAD24), (IEN \| PTD \| EN \| M0)) /d2d_mcad24/\
				263	MUX_VAL(CP(D2D_MCAD25), (IEN \| PTD \| EN \| M0)) /d2d_mcad25/\
				264	MUX_VAL(CP(D2D_MCAD26), (IEN \| PTD \| EN \| M0)) /d2d_mcad26/\
				265	MUX_VAL(CP(D2D_MCAD27), (IEN \| PTD \| EN \| M0)) /d2d_mcad27/\
				266	MUX_VAL(CP(D2D_MCAD28), (IEN \| PTD \| EN \| M0)) /d2d_mcad28/\
				267	MUX_VAL(CP(D2D_MCAD29), (IEN \| PTD \| EN \| M0)) /d2d_mcad29/\
				268	MUX_VAL(CP(D2D_MCAD30), (IEN \| PTD \| EN \| M0)) /d2d_mcad30/\
				269	MUX_VAL(CP(D2D_MCAD31), (IEN \| PTD \| EN \| M0)) /d2d_mcad31/\
				270	MUX_VAL(CP(D2D_MCAD32), (IEN \| PTD \| EN \| M0)) /d2d_mcad32/\
				271	MUX_VAL(CP(D2D_MCAD33), (IEN \| PTD \| EN \| M0)) /d2d_mcad33/\
				272	MUX_VAL(CP(D2D_MCAD34), (IEN \| PTD \| EN \| M0)) /d2d_mcad34/\
				273	MUX_VAL(CP(D2D_MCAD35), (IEN \| PTD \| EN \| M0)) /d2d_mcad35/\
				274	MUX_VAL(CP(D2D_MCAD36), (IEN \| PTD \| EN \| M0)) /d2d_mcad36/\
				275	MUX_VAL(CP(D2D_CLK26MI), (IEN \| PTD \| DIS \| M0)) /d2d_clk26mi/\
				276	MUX_VAL(CP(D2D_NRESPWRON), (IEN \| PTD \| EN \| M0)) /d2d_nrespwron/\
				277	MUX_VAL(CP(D2D_NRESWARM), (IEN \| PTU \| EN \| M0)) /d2d_nreswarm /\
				278	MUX_VAL(CP(D2D_ARM9NIRQ), (IEN \| PTD \| DIS \| M0)) /d2d_arm9nirq /\
				279	MUX_VAL(CP(D2D_UMA2P6FIQ), (IEN \| PTD \| DIS \| M0)) /d2d_uma2p6fiq/\
				280	MUX_VAL(CP(D2D_SPINT), (IEN \| PTD \| EN \| M0)) /d2d_spint/\
				281	MUX_VAL(CP(D2D_FRINT), (IEN \| PTD \| EN \| M0)) /d2d_frint/\
				282	MUX_VAL(CP(D2D_DMAREQ0), (IEN \| PTD \| DIS \| M0)) /d2d_dmareq0/\
				283	MUX_VAL(CP(D2D_DMAREQ1), (IEN \| PTD \| DIS \| M0)) /d2d_dmareq1/\
				284	MUX_VAL(CP(D2D_DMAREQ2), (IEN \| PTD \| DIS \| M0)) /d2d_dmareq2/\
				285	MUX_VAL(CP(D2D_DMAREQ3), (IEN \| PTD \| DIS \| M0)) /d2d_dmareq3/\
				286	MUX_VAL(CP(D2D_N3GTRST), (IEN \| PTD \| DIS \| M0)) /d2d_n3gtrst/\
				287	MUX_VAL(CP(D2D_N3GTDI), (IEN \| PTD \| DIS \| M0)) /d2d_n3gtdi/\
				288	MUX_VAL(CP(D2D_N3GTDO), (IEN \| PTD \| DIS \| M0)) /d2d_n3gtdo/\
				289	MUX_VAL(CP(D2D_N3GTMS), (IEN \| PTD \| DIS \| M0)) /d2d_n3gtms/\
				290	MUX_VAL(CP(D2D_N3GTCK), (IEN \| PTD \| DIS \| M0)) /d2d_n3gtck/\
				291	MUX_VAL(CP(D2D_N3GRTCK), (IEN \| PTD \| DIS \| M0)) /d2d_n3grtck/\
				292	MUX_VAL(CP(D2D_MSTDBY), (IEN \| PTU \| EN \| M0)) /d2d_mstdby/\
				293	MUX_VAL(CP(D2D_SWAKEUP), (IEN \| PTD \| EN \| M0)) /d2d_swakeup/\
				294	MUX_VAL(CP(D2D_IDLEREQ), (IEN \| PTD \| DIS \| M0)) /d2d_idlereq/\
				295	MUX_VAL(CP(D2D_IDLEACK), (IEN \| PTU \| EN \| M0)) /d2d_idleack/\
				296	MUX_VAL(CP(D2D_MWRITE), (IEN \| PTD \| DIS \| M0)) /d2d_mwrite/\
				297	MUX_VAL(CP(D2D_SWRITE), (IEN \| PTD \| DIS \| M0)) /d2d_swrite/\
				298	MUX_VAL(CP(D2D_MREAD), (IEN \| PTD \| DIS \| M0)) /d2d_mread/\
				299	MUX_VAL(CP(D2D_SREAD), (IEN \| PTD \| DIS \| M0)) /d2d_sread/\
				300	MUX_VAL(CP(D2D_MBUSFLAG), (IEN \| PTD \| DIS \| M0)) /d2d_mbusflag/\
				301	MUX_VAL(CP(D2D_SBUSFLAG), (IEN \| PTD \| DIS \| M0)) /d2d_sbusflag/\
				302	MUX_VAL(CP(SDRC_CKE0), (IDIS \| PTU \| EN \| M0)) /sdrc_cke0/\
				303	MUX_VAL(CP(SDRC_CKE1), (IDIS \| PTU \| EN \| M0)) /sdrc_cke1/
				304
				305	/*
				306	* Routine: get_board_revision
				307	* Description: Returns the board revision
				308	*/
				309	int get_board_revision(void)
				310	{
				311	int revision;
				312
Arun Bharadwaj	fe5d488	2015-04-28 16:55:29 -0700	[diff] [blame]	313	if (!gpio_request(112, "") &&
				314	!gpio_request(113, "") &&
				315	!gpio_request(115, "")) {
				316
				317	gpio_direction_input(112);
				318	gpio_direction_input(113);
				319	gpio_direction_input(115);
				320
				321	revision = gpio_get_value(115) << 2 \|
				322	gpio_get_value(113) << 1 \|
				323	gpio_get_value(112);
				324	} else {
				325	puts("Error: unable to acquire board revision GPIOs\n");
				326	revision = -1;
				327	}
				328
				329	return revision;
				330	}
				331
				332	/*
				333	* Routine: set_muxconf_regs
				334	* Description: Setting up the configuration Mux registers specific to the
				335	* hardware. Many pins need to be moved from protect to primary
				336	* mode.
				337	*/
				338	void set_muxconf_regs(void)
				339	{
				340	MUX_OVERO();
				341	}