blob: bf79975b9189ffb06989a02c1278d9d073d5551e [file] [log] [blame]
Tom Rini83d290c2018-05-06 17:58:06 -04001/* SPDX-License-Identifier: BSD-3-Clause */
Pavel Machek35546f62016-06-07 12:37:23 +02002/*
3 * Altera SoCFPGA PinMux configuration
Pavel Machek35546f62016-06-07 12:37:23 +02004 */
5
6#ifndef __SOCFPGA_PINMUX_CONFIG_H__
7#define __SOCFPGA_PINMUX_CONFIG_H__
8
9const u8 sys_mgr_init_table[] = {
10 0, /* EMACIO0 */
11 2, /* EMACIO1 */
12 2, /* EMACIO2 */
13 2, /* EMACIO3 */
14 2, /* EMACIO4 */
15 2, /* EMACIO5 */
16 2, /* EMACIO6 */
17 2, /* EMACIO7 */
18 2, /* EMACIO8 */
19 0, /* EMACIO9 */
20 2, /* EMACIO10 */
21 2, /* EMACIO11 */
22 2, /* EMACIO12 */
23 2, /* EMACIO13 */
24 0, /* EMACIO14 */
25 0, /* EMACIO15 */
26 0, /* EMACIO16 */
27 0, /* EMACIO17 */
28 0, /* EMACIO18 */
29 0, /* EMACIO19 */
30 0, /* FLASHIO0 */
31 0, /* FLASHIO1 */
32 0, /* FLASHIO2 */
33 0, /* FLASHIO3 */
34 0, /* FLASHIO4 */
35 0, /* FLASHIO5 */
36 0, /* FLASHIO6 */
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38 0, /* FLASHIO8 */
39 0, /* FLASHIO9 */
40 0, /* FLASHIO10 */
41 0, /* FLASHIO11 */
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86 2, /* MIXED1IO12 */
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90 3, /* MIXED1IO16 */
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111 0, /* GPLINMUX55 */
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116 0, /* GPLINMUX60 */
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130 1, /* GPLMUX3 */
131 1, /* GPLMUX4 */
132 1, /* GPLMUX5 */
133 1, /* GPLMUX6 */
134 1, /* GPLMUX7 */
135 1, /* GPLMUX8 */
136 0, /* GPLMUX9 */
137 1, /* GPLMUX10 */
138 1, /* GPLMUX11 */
139 1, /* GPLMUX12 */
140 1, /* GPLMUX13 */
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142 1, /* GPLMUX15 */
143 1, /* GPLMUX16 */
144 1, /* GPLMUX17 */
145 1, /* GPLMUX18 */
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150 1, /* GPLMUX23 */
151 1, /* GPLMUX24 */
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153 1, /* GPLMUX26 */
154 1, /* GPLMUX27 */
155 1, /* GPLMUX28 */
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157 1, /* GPLMUX30 */
158 1, /* GPLMUX31 */
159 1, /* GPLMUX32 */
160 1, /* GPLMUX33 */
161 1, /* GPLMUX34 */
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182 1, /* GPLMUX55 */
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188 1, /* GPLMUX61 */
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190 0, /* GPLMUX63 */
191 1, /* GPLMUX64 */
192 0, /* GPLMUX65 */
193 1, /* GPLMUX66 */
194 1, /* GPLMUX67 */
195 1, /* GPLMUX68 */
196 1, /* GPLMUX69 */
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201 0, /* SPIS0USEFPGA */
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203 0, /* I2C0USEFPGA */
204 0, /* SDMMCUSEFPGA */
205 0, /* QSPIUSEFPGA */
206 0, /* SPIS1USEFPGA */
207 1, /* RGMII0USEFPGA */
208 0, /* UART1USEFPGA */
209 0, /* CAN1USEFPGA */
210 0, /* USB1USEFPGA */
211 0, /* I2C3USEFPGA */
212 0, /* I2C2USEFPGA */
213 0, /* I2C1USEFPGA */
214 0, /* SPIM1USEFPGA */
215 0, /* USB0USEFPGA */
216 0 /* SPIM0USEFPGA */
217};
218#endif /* __SOCFPGA_PINMUX_CONFIG_H__ */