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blob: 68b367b068a4f194dd147c729353ebe3202967d0 [file] [log] [blame]
Peng Fan149e80f2022-07-26 16:41:14 +0800[diff] [blame^]1/* SPDX-License-Identifier: GPL-2.0+ */
2/*
3 * Copyright 2022 NXP
4 */
5
6#include <phy_interface.h>
7#include <linux/bitops.h>
8
9/* Core registers */
10
11#define EQOS_MAC_REGS_BASE 0x000
12struct eqos_mac_regs {
13 u32 configuration; /* 0x000 */
14 u32 unused_004[(0x070 - 0x004) / 4]; /* 0x004 */
15 u32 q0_tx_flow_ctrl; /* 0x070 */
16 u32 unused_070[(0x090 - 0x074) / 4]; /* 0x074 */
17 u32 rx_flow_ctrl; /* 0x090 */
18 u32 unused_094; /* 0x094 */
19 u32 txq_prty_map0; /* 0x098 */
20 u32 unused_09c; /* 0x09c */
21 u32 rxq_ctrl0; /* 0x0a0 */
22 u32 unused_0a4; /* 0x0a4 */
23 u32 rxq_ctrl2; /* 0x0a8 */
24 u32 unused_0ac[(0x0dc - 0x0ac) / 4]; /* 0x0ac */
25 u32 us_tic_counter; /* 0x0dc */
26 u32 unused_0e0[(0x11c - 0x0e0) / 4]; /* 0x0e0 */
27 u32 hw_feature0; /* 0x11c */
28 u32 hw_feature1; /* 0x120 */
29 u32 hw_feature2; /* 0x124 */
30 u32 unused_128[(0x200 - 0x128) / 4]; /* 0x128 */
31 u32 mdio_address; /* 0x200 */
32 u32 mdio_data; /* 0x204 */
33 u32 unused_208[(0x300 - 0x208) / 4]; /* 0x208 */
34 u32 address0_high; /* 0x300 */
35 u32 address0_low; /* 0x304 */
36};
37
38#define EQOS_MAC_CONFIGURATION_GPSLCE BIT(23)
39#define EQOS_MAC_CONFIGURATION_CST BIT(21)
40#define EQOS_MAC_CONFIGURATION_ACS BIT(20)
41#define EQOS_MAC_CONFIGURATION_WD BIT(19)
42#define EQOS_MAC_CONFIGURATION_JD BIT(17)
43#define EQOS_MAC_CONFIGURATION_JE BIT(16)
44#define EQOS_MAC_CONFIGURATION_PS BIT(15)
45#define EQOS_MAC_CONFIGURATION_FES BIT(14)
46#define EQOS_MAC_CONFIGURATION_DM BIT(13)
47#define EQOS_MAC_CONFIGURATION_LM BIT(12)
48#define EQOS_MAC_CONFIGURATION_TE BIT(1)
49#define EQOS_MAC_CONFIGURATION_RE BIT(0)
50
51#define EQOS_MAC_Q0_TX_FLOW_CTRL_PT_SHIFT 16
52#define EQOS_MAC_Q0_TX_FLOW_CTRL_PT_MASK 0xffff
53#define EQOS_MAC_Q0_TX_FLOW_CTRL_TFE BIT(1)
54
55#define EQOS_MAC_RX_FLOW_CTRL_RFE BIT(0)
56
57#define EQOS_MAC_TXQ_PRTY_MAP0_PSTQ0_SHIFT 0
58#define EQOS_MAC_TXQ_PRTY_MAP0_PSTQ0_MASK 0xff
59
60#define EQOS_MAC_RXQ_CTRL0_RXQ0EN_SHIFT 0
61#define EQOS_MAC_RXQ_CTRL0_RXQ0EN_MASK 3
62#define EQOS_MAC_RXQ_CTRL0_RXQ0EN_NOT_ENABLED 0
63#define EQOS_MAC_RXQ_CTRL0_RXQ0EN_ENABLED_DCB 2
64#define EQOS_MAC_RXQ_CTRL0_RXQ0EN_ENABLED_AV 1
65
66#define EQOS_MAC_RXQ_CTRL2_PSRQ0_SHIFT 0
67#define EQOS_MAC_RXQ_CTRL2_PSRQ0_MASK 0xff
68
69#define EQOS_MAC_HW_FEATURE0_MMCSEL_SHIFT 8
70#define EQOS_MAC_HW_FEATURE0_HDSEL_SHIFT 2
71#define EQOS_MAC_HW_FEATURE0_GMIISEL_SHIFT 1
72#define EQOS_MAC_HW_FEATURE0_MIISEL_SHIFT 0
73
74#define EQOS_MAC_HW_FEATURE1_TXFIFOSIZE_SHIFT 6
75#define EQOS_MAC_HW_FEATURE1_TXFIFOSIZE_MASK 0x1f
76#define EQOS_MAC_HW_FEATURE1_RXFIFOSIZE_SHIFT 0
77#define EQOS_MAC_HW_FEATURE1_RXFIFOSIZE_MASK 0x1f
78
79#define EQOS_MAC_HW_FEATURE3_ASP_SHIFT 28
80#define EQOS_MAC_HW_FEATURE3_ASP_MASK 0x3
81
82#define EQOS_MAC_MDIO_ADDRESS_PA_SHIFT 21
83#define EQOS_MAC_MDIO_ADDRESS_RDA_SHIFT 16
84#define EQOS_MAC_MDIO_ADDRESS_CR_SHIFT 8
85#define EQOS_MAC_MDIO_ADDRESS_CR_20_35 2
86#define EQOS_MAC_MDIO_ADDRESS_CR_250_300 5
87#define EQOS_MAC_MDIO_ADDRESS_SKAP BIT(4)
88#define EQOS_MAC_MDIO_ADDRESS_GOC_SHIFT 2
89#define EQOS_MAC_MDIO_ADDRESS_GOC_READ 3
90#define EQOS_MAC_MDIO_ADDRESS_GOC_WRITE 1
91#define EQOS_MAC_MDIO_ADDRESS_C45E BIT(1)
92#define EQOS_MAC_MDIO_ADDRESS_GB BIT(0)
93
94#define EQOS_MAC_MDIO_DATA_GD_MASK 0xffff
95
96#define EQOS_MTL_REGS_BASE 0xd00
97struct eqos_mtl_regs {
98 u32 txq0_operation_mode; /* 0xd00 */
99 u32 unused_d04; /* 0xd04 */
100 u32 txq0_debug; /* 0xd08 */
101 u32 unused_d0c[(0xd18 - 0xd0c) / 4]; /* 0xd0c */
102 u32 txq0_quantum_weight; /* 0xd18 */
103 u32 unused_d1c[(0xd30 - 0xd1c) / 4]; /* 0xd1c */
104 u32 rxq0_operation_mode; /* 0xd30 */
105 u32 unused_d34; /* 0xd34 */
106 u32 rxq0_debug; /* 0xd38 */
107};
108
109#define EQOS_MTL_TXQ0_OPERATION_MODE_TQS_SHIFT 16
110#define EQOS_MTL_TXQ0_OPERATION_MODE_TQS_MASK 0x1ff
111#define EQOS_MTL_TXQ0_OPERATION_MODE_TXQEN_SHIFT 2
112#define EQOS_MTL_TXQ0_OPERATION_MODE_TXQEN_MASK 3
113#define EQOS_MTL_TXQ0_OPERATION_MODE_TXQEN_ENABLED 2
114#define EQOS_MTL_TXQ0_OPERATION_MODE_TSF BIT(1)
115#define EQOS_MTL_TXQ0_OPERATION_MODE_FTQ BIT(0)
116
117#define EQOS_MTL_TXQ0_DEBUG_TXQSTS BIT(4)
118#define EQOS_MTL_TXQ0_DEBUG_TRCSTS_SHIFT 1
119#define EQOS_MTL_TXQ0_DEBUG_TRCSTS_MASK 3
120
121#define EQOS_MTL_RXQ0_OPERATION_MODE_RQS_SHIFT 20
122#define EQOS_MTL_RXQ0_OPERATION_MODE_RQS_MASK 0x3ff
123#define EQOS_MTL_RXQ0_OPERATION_MODE_RFD_SHIFT 14
124#define EQOS_MTL_RXQ0_OPERATION_MODE_RFD_MASK 0x3f
125#define EQOS_MTL_RXQ0_OPERATION_MODE_RFA_SHIFT 8
126#define EQOS_MTL_RXQ0_OPERATION_MODE_RFA_MASK 0x3f
127#define EQOS_MTL_RXQ0_OPERATION_MODE_EHFC BIT(7)
128#define EQOS_MTL_RXQ0_OPERATION_MODE_RSF BIT(5)
129
130#define EQOS_MTL_RXQ0_DEBUG_PRXQ_SHIFT 16
131#define EQOS_MTL_RXQ0_DEBUG_PRXQ_MASK 0x7fff
132#define EQOS_MTL_RXQ0_DEBUG_RXQSTS_SHIFT 4
133#define EQOS_MTL_RXQ0_DEBUG_RXQSTS_MASK 3
134
135#define EQOS_DMA_REGS_BASE 0x1000
136struct eqos_dma_regs {
137 u32 mode; /* 0x1000 */
138 u32 sysbus_mode; /* 0x1004 */
139 u32 unused_1008[(0x1100 - 0x1008) / 4]; /* 0x1008 */
140 u32 ch0_control; /* 0x1100 */
141 u32 ch0_tx_control; /* 0x1104 */
142 u32 ch0_rx_control; /* 0x1108 */
143 u32 unused_110c; /* 0x110c */
144 u32 ch0_txdesc_list_haddress; /* 0x1110 */
145 u32 ch0_txdesc_list_address; /* 0x1114 */
146 u32 ch0_rxdesc_list_haddress; /* 0x1118 */
147 u32 ch0_rxdesc_list_address; /* 0x111c */
148 u32 ch0_txdesc_tail_pointer; /* 0x1120 */
149 u32 unused_1124; /* 0x1124 */
150 u32 ch0_rxdesc_tail_pointer; /* 0x1128 */
151 u32 ch0_txdesc_ring_length; /* 0x112c */
152 u32 ch0_rxdesc_ring_length; /* 0x1130 */
153};
154
155#define EQOS_DMA_MODE_SWR BIT(0)
156
157#define EQOS_DMA_SYSBUS_MODE_RD_OSR_LMT_SHIFT 16
158#define EQOS_DMA_SYSBUS_MODE_RD_OSR_LMT_MASK 0xf
159#define EQOS_DMA_SYSBUS_MODE_EAME BIT(11)
160#define EQOS_DMA_SYSBUS_MODE_BLEN16 BIT(3)
161#define EQOS_DMA_SYSBUS_MODE_BLEN8 BIT(2)
162#define EQOS_DMA_SYSBUS_MODE_BLEN4 BIT(1)
163
164#define EQOS_DMA_CH0_CONTROL_DSL_SHIFT 18
165#define EQOS_DMA_CH0_CONTROL_PBLX8 BIT(16)
166
167#define EQOS_DMA_CH0_TX_CONTROL_TXPBL_SHIFT 16
168#define EQOS_DMA_CH0_TX_CONTROL_TXPBL_MASK 0x3f
169#define EQOS_DMA_CH0_TX_CONTROL_OSP BIT(4)
170#define EQOS_DMA_CH0_TX_CONTROL_ST BIT(0)
171
172#define EQOS_DMA_CH0_RX_CONTROL_RXPBL_SHIFT 16
173#define EQOS_DMA_CH0_RX_CONTROL_RXPBL_MASK 0x3f
174#define EQOS_DMA_CH0_RX_CONTROL_RBSZ_SHIFT 1
175#define EQOS_DMA_CH0_RX_CONTROL_RBSZ_MASK 0x3fff
176#define EQOS_DMA_CH0_RX_CONTROL_SR BIT(0)
177
178/* These registers are Tegra186-specific */
179#define EQOS_TEGRA186_REGS_BASE 0x8800
180struct eqos_tegra186_regs {
181 u32 sdmemcomppadctrl; /* 0x8800 */
182 u32 auto_cal_config; /* 0x8804 */
183 u32 unused_8808; /* 0x8808 */
184 u32 auto_cal_status; /* 0x880c */
185};
186
187#define EQOS_SDMEMCOMPPADCTRL_PAD_E_INPUT_OR_E_PWRD BIT(31)
188
189#define EQOS_AUTO_CAL_CONFIG_START BIT(31)
190#define EQOS_AUTO_CAL_CONFIG_ENABLE BIT(29)
191
192#define EQOS_AUTO_CAL_STATUS_ACTIVE BIT(31)
193
194/* Descriptors */
195#define EQOS_DESCRIPTORS_TX 4
196#define EQOS_DESCRIPTORS_RX 4
197#define EQOS_DESCRIPTORS_NUM (EQOS_DESCRIPTORS_TX + EQOS_DESCRIPTORS_RX)
198#define EQOS_BUFFER_ALIGN ARCH_DMA_MINALIGN
199#define EQOS_MAX_PACKET_SIZE ALIGN(1568, ARCH_DMA_MINALIGN)
200#define EQOS_RX_BUFFER_SIZE (EQOS_DESCRIPTORS_RX * EQOS_MAX_PACKET_SIZE)
201
202struct eqos_desc {
203 u32 des0;
204 u32 des1;
205 u32 des2;
206 u32 des3;
207};
208
209#define EQOS_DESC3_OWN BIT(31)
210#define EQOS_DESC3_FD BIT(29)
211#define EQOS_DESC3_LD BIT(28)
212#define EQOS_DESC3_BUF1V BIT(24)
213
214#define EQOS_AXI_WIDTH_32 4
215#define EQOS_AXI_WIDTH_64 8
216#define EQOS_AXI_WIDTH_128 16
217
218struct eqos_config {
219 bool reg_access_always_ok;
220 int mdio_wait;
221 int swr_wait;
222 int config_mac;
223 int config_mac_mdio;
224 unsigned int axi_bus_width;
225 phy_interface_t (*interface)(const struct udevice *dev);
226 struct eqos_ops *ops;
227};
228
229struct eqos_ops {
230 void (*eqos_inval_desc)(void *desc);
231 void (*eqos_flush_desc)(void *desc);
232 void (*eqos_inval_buffer)(void *buf, size_t size);
233 void (*eqos_flush_buffer)(void *buf, size_t size);
234 int (*eqos_probe_resources)(struct udevice *dev);
235 int (*eqos_remove_resources)(struct udevice *dev);
236 int (*eqos_stop_resets)(struct udevice *dev);
237 int (*eqos_start_resets)(struct udevice *dev);
238 int (*eqos_stop_clks)(struct udevice *dev);
239 int (*eqos_start_clks)(struct udevice *dev);
240 int (*eqos_calibrate_pads)(struct udevice *dev);
241 int (*eqos_disable_calibration)(struct udevice *dev);
242 int (*eqos_set_tx_clk_speed)(struct udevice *dev);
243 ulong (*eqos_get_tick_clk_rate)(struct udevice *dev);
244};
245
246struct eqos_priv {
247 struct udevice *dev;
248 const struct eqos_config *config;
249 fdt_addr_t regs;
250 struct eqos_mac_regs *mac_regs;
251 struct eqos_mtl_regs *mtl_regs;
252 struct eqos_dma_regs *dma_regs;
253 struct eqos_tegra186_regs *tegra186_regs;
254 struct reset_ctl reset_ctl;
255 struct gpio_desc phy_reset_gpio;
256 struct clk clk_master_bus;
257 struct clk clk_rx;
258 struct clk clk_ptp_ref;
259 struct clk clk_tx;
260 struct clk clk_ck;
261 struct clk clk_slave_bus;
262 struct mii_dev *mii;
263 struct phy_device *phy;
264 u32 max_speed;
265 void *descs;
266 int tx_desc_idx, rx_desc_idx;
267 unsigned int desc_size;
268 void *tx_dma_buf;
269 void *rx_dma_buf;
270 void *rx_pkt;
271 bool started;
272 bool reg_access_ok;
273 bool clk_ck_enabled;
274};
275
276void eqos_inval_desc_generic(void *desc);
277void eqos_flush_desc_generic(void *desc);
278void eqos_inval_buffer_generic(void *buf, size_t size);
279void eqos_flush_buffer_generic(void *buf, size_t size);
280int eqos_null_ops(struct udevice *dev);